Các clock được tái đồng bộ hóa khi tín hiệu được bầu chọn thay đổi từ 1 thành 0, nếu receiver đang ở trong trạng thái nhàn rỗi hay đang trông đợi BSS1.

Khi sự đồng bộ hóa được thực hiện xong trên tín hiệu được bầu chọn, các lỗi nhỏ về truyền tin trong suốt quá trình đồng bộ hóa ảnh hưởng lên các bit biên có thể làm cho sự đồng bộ hóa lệch đi không quá một chu kì. Vì có nhiều nhất 88 chu kì giữa sự đồng bộ hóa (BSS1, 8 bit của byte cuối, FES và TES - 11 bit của mỗi chu kì 8), và clock drift không lâu hơn 1 trên 300 chu kì, drift có thể làm lệch clock không quá 1 chu kì. Các lỗi nhỏ truyền tin trong suốt quá trình nhận có thể chỉ ảnh hưởng lên các bit biên. Vì thế trong tình huống xấu nhất, hai bit chính giữa sẽ chính xác nên giá trị sample cũng sẽ chính xác.

Dưới đây là ví dụ về một trường hợp cực kì xấu - lỗi trong quá trình đồng bộ hóa, một chu kì bị mất đi vì clock drift và lỗi trong quá trình truyền.

Các lỗi đã xảy ra trong ví dụ:

• Do có một lỗi bit đơn trong quá trình đồng bộ hóa, sự đồng bộ hóa bị trễ một chu kì
• Clock của receiver chậm hơn clock của sender, nên receiver lỡ mất một chu kì (được đánh dấu X). Điều này sẽ không xảy ra lần nữa trước việc đồng bộ hóa tiếp theo do giới hạn về clock drift lớn nhất được phép.
• Do có một lỗi bit đơn trong quá trình truyền, một bit được bầu chọn sai gần kết quả. Mặc dù nhiều lỗi nhưng quá trình nhận vẫn đúng.

Ô màu lục là các điểm lấy mẫu (sampling points). Tất cả ngoại trừ điểm đầu tiên đều được đồng bộ hóa bởi edge (cạnh, biên) 1->0 trong giai đoạn truyền đi như hình.